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13.03.2004, 21:54

Hallo Mich würde interessieren, wo ich im Internet eine vernünftige Seite über die Programmierung von GALs finde. Da ich nicht einmal genau weiß was ein GAL macht, wären auch Basics darüber nicht schlecht, also nicht unbedingt eine Seite auf der nur auf Programmiertricks eingegangen wird, und der Anfänger blöd dasteht. Seh ich das richtig, daß man damit eigentlich nur logische Verknüpfungen realisiert und dazu auch noch FF zur Verfügung hat? Also sozusagen einen ganzen Haufen 74xx Bausteine reinprogrammieren kann? mfg hannes

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13.03.2004, 23:42

Na ja, einen ganzen Haufen??? relativ, aber Du hast in der Regel minimum 8 inputs miteinander beliebig ver"OR"ed (aich invers jeden, je nach Laune), das ganze auf eine Matrix (Kreuzschiene) beliebig ver"AND"ed dann in FlipFlops münden, die die Ausgänge treiben, also entweder Logik = einfach durch gemäss Verknüpfung oder registered. Es ist halt die Flexibilität. Was Dein TTL-Grab angeht, also etwa 24* 7432 (2*4 Oder) + massig Inverter (7404) + 8* 7430 (8fach NAND) + 4 * 7476 (Doppel JK-FF mit allen Schikanen) so ganz grob im kleinsten GAL 16V8; der Preis: Die Dinger fressen Strom; also nix mit C-Mos Ultra-Low-Power; rechne 50mA pro GAL!!! - davon leben ganze CPUs. Nimm es als N-MOS LS-TTL-Technik; das trifft es in etwa, also nicht zu vergleichen mit HC oder sowas. Weiter: Die Programmierung ist nicht schwer, dazu gibt es sog. GAL-Assembler (so Tiny-Ausführungen gibt´s z.B. beim Prommer gratis dazu; meinem GALEPII z.B. lag einer bei; garnicht schlecht übrigens). Basics: Ein GAL ist bisschen "de-Morgan" Logik. Es gibt sagen wir 8 Oder-Terme, die Du Verunden kannst, oder andersrum (das unterscheidet PROM vom PAL / GAL) ist aber reine Mathematik; also gehupft wie gesprungen weil man kann es ineinander umrechnen. Ein ODER ist ein NAND mit inversen Eingängen, bzw. ein UND ist ein NOR mit inversen Eingängen. Egal wie, das macht idR. der Assembler für Dich. Also hast Du zum Verbauen in so einem Baustein 8 verundete und die verodert auf den Ausgang. Das sieht dann z.B. so aus: Q5 = /E1 & E2 & E3 # E4 & /E5 # /E1 & E8 oder oder und; also pro Ausgang 8 Eingangspins beliebig verundet (&) und invertiert (/) und die verodert (#), also obiges 8mal mit je einer 8er Zeile und 8 Reihen. Das Ganze wenn´s denn sein soll halt auch noch auf FlipFlops. Damit geht schon eine ganze Menge (wie gesagt beim kleinsten Baustein, und da hab ich der Einfachheit wieder untertrieben; ein 16V8 hat max 16 Inputs und max 8 Outputs, deshalb heisst der so, also 20V10 20 in und 10 out, wobei da einfach nicht genug Pins am Gehäuse sind, also wenn Du 10 out willst bleiben halt nur noch 10 in über z.B. Danach geht es weiter mit CPLDs (hier auch schon mal Vorgeschmack: der Lattice1032 hat 6000 Gatter und 64 I/Os und als Schmankerl noch 192 FlipFlops; die verbau erstmal...; denkste!!! das geht ratz fatz; hier noch ein 8-Bit Counter, dort ein Latch-8-Bittig usw.. und weg sind die. Macht aber nix: Gibt doch Xilinx (Spartan z.B.) macht dann 238.000 Gatteräquivalente - da passen ganze CPUs als Download rein. Kleiner Vergleich (stimmt nicht ganz) - aber der MC68000 bestand aus etwa 68000 Gattern, daher der Name - zumindest anhaltsweise um eine Grössenvorstellung zu haben. Das nur mal so vorab, was Dich erwartet.

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15.03.2004, 08:53

"Die Dinger fressen Strom; also nix mit C-Mos Ultra-Low-Power; rechne 50mA pro GAL!!!" Das stimmt so nicht. Es gibt z.B. von Atmel welche, die sind mit 0,5..2mA zufrieden. Dann gibt es noch Zero-Power, die brauchen statisch nur wenige µA Und dann gibt es noch die CoolRunner, die sind echt CMOS, d.h. der Stromverbrauch ist proportional der Taktfrequenz. Peter

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15.03.2004, 15:17

Hallo Danke für Die Antworten.Jetzt hab ich mal einen groben Überblick. Habe schon versucht in Protel zu programmieren, nur dahab ich noch Syntaxfehler, aber auch das wird noch werden. mfg hannes

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15.03.2004, 21:17

@Andreas Seck:
Das ist deine Schuld, dass ich der Programmierbaren Logik verfallen bin!!! Solche wunderschönen Zahlen wirken auf andere anscheinend abschreckend, auf mich eher motivierend. Ergebniss heute: Ich will CPLDs (und später vielleicht mal FPGAs) nicht mehr missen! 2 Bücher habe ich schon gelesen und die ersten kleinen, theoretischen Projekte sind fertiggestellt. Den Mikrokontrollern habe ich z.Z. den Rücken gekehrt, ich will nie mehr ohne VHDL auskommen müssen!
DANKE ANDREAS! ;-)))

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16.03.2004, 11:44

Soo sooo, meine Schuld..., nun ja.. Hast Du denn auch schon "Praktische Projekte" fertiggestellt??? Ansonsten hätt ich zumindest zur theoretischen Seite noch einen Büchertausch anzubieten; Wissen ist Macht! --> Weiss nix; macht nix! <img src="http://progshop.com/elektronik/diskussion/messages/10731/12105.jpg" alt="VHDL-Buch"> kannst mir ja eine Mail schicken... @all: Ich maile jetzt nicht mehr mit t-online, weil mir das auf den Senkel geht; "t-online-Schleich-Mail" (allerdings kommt beides noch an..) Für alle, die es sich mal notieren möchten: alt: <a href="mailto:A.Seck@t-online.de">A.Seck@t-online.de</a> neu: <a href="mailto:A.Seck@asd-seck.de">A.Seck@asd-seck.de</a>

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16.03.2004, 23:38

@Henrik, "Den Mikrokontrollern habe ich z.Z. den Rücken gekehrt" Warum ? Am besten ist doch die Kombination aus beiden, die sind einfach zu verschieden. Was hast Du denn so in VHDL alles gemacht ? Ich sehe da noch nicht so richtig durch. Ich habe mit den ATV2500 angefangen und damit z.B. einen I2C-Controller und einen GPIB-Controller programmiert (in Cupl). Dann habe ich die Coolrunner entdeckt. Damit habe ich z.B. einen I2C-Bootloader für den DS80C320 gemacht. Kürzlich muste ich auch wieder den GPIB aus der Mottenkiste kramen, ging völlig problemlos auf den Coolrunner zu portieren (Cupl->Abel). Peter

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17.03.2004, 10:25

Da kann ich dem Peter nur zustimmen: BEIDES!!! Schliesslich sind GALs CPLDs FPGAs, selbst ein einzelner BC548-Transistor nur Bausteine und Mittel zum Zweck. Frag mal Kinder (bzw. Du warst auch mal jung): >> Lego spielen mit "nur" Dachsteinen macht keinen Spass << Zu Cupl(Abel)==>PALASM... eben "PAL - Assembler" @Johann: das sind diese Logikgleichungen Q5 = /E1 & E2 & E3 # E4 & /E5 # /E1 & E8 Das alleine..??.. auch nicht; nicht bei 200tausend Gattern -- und alles in allem @Henrik (süchtig): macht´s der Mix. Schliesslich will man ja was ganz anderes, eine Heizungssteuerung z.B. oder halt eben "ein Gerät" - und nicht eine Handvoll Blätter mit C++, Abel, VHDL und PDFs der Bauteile. Verilog ist für mich == BASIC eben hardwarenah optimiert, oder Pascal Es macht wirklich keinen Unterschied, ob: Repeat until I=5; oder Repeat until PosEdge(Pin5); Das ist eben das "Abstrakte" an der Sache, den Rest erledigen die jeweiligen Compiler in enger Verbundenheit mit der Hardware für die sie designed wurden. Wenn sich nur die Firmen nicht so anstellen würden und den Kram so unerschwinglich bzw. so unverständlich für Newcomer machen würden. Synario ist ein schönes Beispiel dafür - da wurde dann Design-Expert draus; völlig erschlagend, überzogen, jenseits dem was "der kleine Mann" wirklich braucht - aber was hilft´s: Synario kann den XYZ-Chip nicht --> also "volle Packung" (leider)... - vgl. Word6.0 für Windows bekommt eine DOS-Word5.0 Datei nicht geöffnet --> KÄSE!!! hoch drei.

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17.03.2004, 11:23

Nachfolgend mal ein kleiner Auszug aus meinem GPIB-Controller (insgesamt 336 Zeilen). Wie würde denn sowas in VHDL aussehen ? "********************* CPU-Interface ********************************* AGLITCH = ALE; "anti glitch (5ns) ADDR.d = [AD7..AD0]; ADDR.lh = ALE & AGLITCH & !RD & !WR; IEEEDATRW = (ADDR == DATA_ADDR) & IOEN; IEEESTATRW = (ADDR == STAT_ADDR) & IOEN; VFDRW = (ADDR == VFD_ADDR) & IOEN; REVRD = (ADDR == REV_ADDR) & IOEN; REV = REVISION; DATA = REVRD & REV "Revision # IEEESTATRW & [STAT7..STAT0] "Status # IEEEDATRW & [DI7..DI0] "Data # VFDRW "VFD Busy & [^b0,^b0,^b0,^b0,^b0,^b0,^b0,VFD_BUSY]; DATA.oe = IEEEDATRW & RD # IEEESTATRW & RD # VFDRW & RD # REVRD & RD; "Enable Read-Output Peter

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17.03.2004, 12:16

so in etwa... (Auszug aus dem Buch). <img src="http://progshop.com/elektronik/diskussion/messages/10731/12125.jpg" alt="Verilog"> Zu meiner Schande muss ich allerdings gstehen, dass ich auch seit gut 2 Jahren daran herumbastele, um erstmal eine "Boot-Lösung" für diese Megachips zu bauen (die wollen nach Power-on erstmal 2 MBit seriell oder par. irgendwoher sehen); das Ding ist fertig!!! (mit einem ISP1032) - Ich hab es BOOT-PAC-X getauft, also quasi Ersatz für 2..4 MBit Bitstream via Centronics diesen "Gier-Chips" als Fuse-Matrix-Download anzubieten... (Bootstrap) <img src="http://progshop.com/elektronik/diskussion/messages/10731/12126.jpg" alt="BootPACX"> und dann müsste ich das BGA noch verlötet bekommen mit seinen fast 400Pins (Balls) - und dann könnte man sich mal über VERILOG auf 238.000 Gattern unterhalten; macht mit Sicherheit Spass. Das Ganze mit 200 MHz reine Hardware... Grüsse von Xilinx... ich denke, wir sollten uns mal kurzschliessen; macht Sinn. <a href="mailto:A.Seck@asd-seck.de">A.Seck@asd-seck.de</a>

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17.03.2004, 13:38

Oh Gott, kein Wunder, daß ich da keinen Draht zu VHDL finde. Wer soll den in diesem Wust von geschachtelten Schleifen noch den Durchblick behalten ??? Das sieht ja fast wie SPS aus, und die sind ja bekanntermaßen sehr um die Ecke zu programmieren. Irgendwie bin ich aber drauf aus, daß in einem CPLD die Sachen alle parallel ablaufen und nicht in Monsterschleifen. Also mal eine Statemaschine hier, einen Adreßdekoder da, eine Wahrheitstabelle dort, einen Zähler usw. SRAM-FPGAs sind mir zu umständlich. Ich mag die Coolrunner lieber (JTAG über LPT-Port). Der XCR3128 ist aber oftmals schon am Anschlag aber der XCR3256 ist leider nicht pinkompatibel. Die original Philips Coolrunner waren da besser. Oder war nur deren Fitter besser ? Der Witz war, ich hab mal testweise das Webpack 4 runtergeladen und danach hat er ein Design, was unter Webpack 3 anstandslos lief, nicht mehr gefittet gekriegt. Die Xilinx Leute waren auch verblüfft, und haben dann mit einem fiesen Trick es doch hingekriegt. Nämlich, indem sie 2 Feedback-NANDs fest definiert haben. Aber bei 128 Macrozellen weigere ich mich einfach, manuell zu fitten, d.h. mühsam rauszukriegen, welche NANDs ich definieren muß, um ihm auf die Sprünge zu helfen. Abgesehen davon sind ja in den Datenblättern gar nicht mehr alle Details aufgelistet. Peter

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17.03.2004, 19:47

@Peter: Beruhige Dich... Mein Spezi aus der Schweiz, der Neil Franklin hat es auch geschmissen... - kein Bock mehr - und der hat wirklich den Blick gehabt... Google mal "Neil Franklin"... gg<IMG SRC="http://progshop.com/elektronik/diskussion/clipart/happy.gif" ALT=":-)" BORDER=0> Die Xilinxer haben uns verarscht von hinten bis vorne; wenig Doku, viel Gatter... P.S. Lattice ist nicht besser; die gängeln noch an der Festplatten-ID herum von wegen Freischaltung; wehe dem, dem die Platte abraucht und der dann einen "gnädigen PC-Händler" hat, der ihm sofort kostenlos einen Leih-Laptop in die Hand drückt.. Da läuft nix mehr!!! Trotz dass der einem auch einen Tape Streamer für den Fall der Fälle verkauft hat. Viel Spass bei Lidl und Aldi diesbezüglich gg<IMG SRC="http://progshop.com/elektronik/diskussion/clipart/happy.gif" ALT=":-)" BORDER=0><img src="http://progshop.com/elektronik/diskussion/clipart/smile.gif" border=0>

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17.03.2004, 21:56

Sorry für die späte Antwort, habe erst heute wieder ins Netz geguckt.

Mit "Z.z. den Rücken gekehrt..." meinte ich, dass ich ein MC-Projekt mal auf Eis gelegt habe, um mich in diese neue Materie einzuarbeiten.
Da ich nun eine Ahnung von den Möglichkeiten bekommen habe, spiele ich sehr mit dem Gedanken die Hardware, welche für dieses Projekt vorgesehen war noch einmal umzudesignen, weil das alles mit einem CPLD (und MC) irgendwie eleganter und wesentlich leistungsfähiger wird, als mit einem MC alleine.
Meine kleineren Projekte in VDHL fingen mit einfachen syn. und asyn. Zählern an, weiter mit einfachen Bussystemen, dann bidirektionale Bussyteme, Nutzung der internen Speicher und zuletzt math. "Megafunctions" wie multiplizieren, dividieren, etc. Das habe ich dann simuliert und entsprechernd angepasst, wie ich es haben wollte. Das lief meistens zwar nicht auf Anhieb, aber letzten Endes habe ich es doch, mit ein wenig Hilfe, alles hinbekommen. Viel ist das zwar noch nicht, aber immerhin ein Anfang. Die Praxis ist bisher etwas zu kurz gekommen, das werde ich aber noch ändern.

Zum Programmieren muss ich mir noch einen "ByteBlasterMV" (Altera) bauen und vielleicht noch das Äquivalent von Xilinx. Die Coolrunner wurde ja schon oft empfohlen, ich denke, dass ich damit meine ersten praktischen Gehversuche machen werde.
Ein Problem habe ich im Moment noch für mein Projekt: Ein Rechtecksignal von einem Sensor hat eine Frequenz von ca. 1KHz, welche aber durch Temp. stark schwanken kann. Das Verhältniss zwischen High und Low gibt den Messwert wieder. Es handelt sich um den ADXL202. Der CPLD soll den Messwert ermitteln und als Prozentwert der Periodenlänge ausgeben.
Erster Versuch: Gemessen wird die Zeit zwischen zwei fallenden Flanken (Periode, nur abhängig von der Temp.) und die High-Dauer. Diese wird mit 100 multipliziert und dann durch die gemessene Periodenlänge geteilt. Funktionert zwar, brauch aber bei der geforderten Genauigkeit 319 Makrozellen, definitiv viel zu viel!

Zweite Idee: Man nehme einen (eingebauten) PLL, der die Frequenz des 1KHz-Signals um das 800fache steigert, auf ca 0.8MHz. Nun nehme man dieses Signal und lege es an einen Zähler, der solange zählt, wie das Signal high ist. Die Periodelänge entspräche dem konst. Wert 800, worum sich der PLL kümmert. Eine Änderung um 1g (12.5% der Periodenlänge) hätte also eine Änderung des Wertes um 100 zur Folge. Das liesse sich im MC auch gut verarbeiten. Problem: Bisher habe ich keinen CPLD mit eingebautem PLL gefunden, die gibt es anscheinend nur bei den FPGAs und die brauchen wieder einen externen Speicher. Ich möchte aber auch nicht unbedingt noch einen PLL-Baustein auf die Platine packen, die Schaltung soll möglichst kein bleiben.

Das ist aber nicht die Hauptaufgabe des CPLD, der in erster Linie dazu dienen soll, aus Byte-Werten vom MC Impulse bestimmter Länge zu generieren. Diese Aufgabe konnte ich aber ohne Probleme lösen (zumindest theoretisch).
Es wäre schön, wenn ich die Auswertung der Sensorsignle noch mit integrieren könnte, das würde mir wesentlich mehr Freiheit bei der Gestaltung des MC-Programmes geben (und wäre irgendwie eleganter).

Gruss Henrik

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18.03.2004, 00:33

@Henrik: Du machst Dir viel zu viele Gedanken, zuviel Theorie; 319 Makrozellen??? Theoretisch... Praktisch sag ich Dir; das mal 10 locker, nur u ein "brauchbares Kabel-Interface" erstmal dranzubauen; das sind vielleicht 50 Zeilen Verilog, und damit "futsch-flutsch" 10.000 Gatter weg, 10 I/Os usw.) und das für 1 kHz??? - da nimm doch einen MC, ggf. einen 683xx, der 68332 hat für sowas eine eigene Unit drin z.B. FPGAs werden erst interessant, wo andere aufhören; also bei zighundert MHz, wo selbst eine RISC CPU an Grenzen stösst, oder halt eben als "Glue" - so nannte sich das Gattermonster beim Atari zumindest; eben als "ZusammenBAPSCHER" der CPU, Memory usw.. - das ist die Welt der Hardware-->GAL/CPLD/FPGA; nicht selbst CPU zu spielen oder einen DSP zu ersetzen. Klar, geht auch (vgl. Download - CPUs), aber das ist mehr ein Nebeneffekt; so zumindest sehe ich das.<img src="http://progshop.com/elektronik/diskussion/clipart/smile.gif" border=0> Klar: eine 68.000 CPU hatte etwa 72.000 Gatter (68k*1024) - jo, die packt man mit dazu wenn man über 1/4 MILLION!!! Gatter hat und nach allem Verilogen der Compiler sagt: >>used "35%"<< Tu Dir das nur mal rein (still und heimlich) 1/4 Mio TTLs (kleiner Xilinx Spartan 200) Das ist nicht mehr "spartanisch"!!! Wie lange braucht man um bis 1 Million zu zählen? Stell Dir vor, Du zählst in einer Minute bis 100; eins,zwei,drei usw. - realistisch.. Das machst Du jeden Tag 8 Stunden lang! nach 20Tagen paar Stunden bist Du bei einer Million "zählen"!!! - nicht Gatter verbauen!!! - dazu braucht´s auch Ideen; irre!!! - und eine andere Denke!!! Selbst der kleine 1032 von Lattice (6000 Gatteräquivalente) -- das sind drei Plastiktüten voll TTLs -- den hab ich in 1 Woche zugeknallt - RAPID DEVELOPMENT - mal eben so, da 4 Register, ein zwei Latches, paar IOs (bidirektional) - und dann ist das Ding am Ende. Compiler sagt:"Glückwunsch zum 1000sten Gatter"; wieder in den Elektronik-Shop gehen, oder gleich bei Reichelt, Conrad, Farnell usw. paar!!! STANGEN!!! ICs nachbestellen...???... Diese Materie ist schön, geb ich zu, aber "pervers hoch drei"!!!<img src="http://progshop.com/elektronik/diskussion/clipart/uhoh.gif" border=0>

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18.03.2004, 09:17

@Henrik, das ist eigentlich mehr eine Aufgabe für MCs, z.B. der AT89C2051 hat 2 Timer, einen läßt Du durchlaufen und der andere arbeitet im Gate-Modus, d.h. zählt nur, wenn der Input high ist. Und fertig ist die Tastverhältnismessung. Für eine höhere Genauigkeit must Du auch über mehrere Perioden mitteln. Alles, was kein Quarzoszillator ist, zappelt zu sehr. Und ich denke mal, der ADXL202 hat nur einen RC-Oszillator. Aber auch, wenn Du es mit einem CPLD machst, sind 319 Macrozellen weit übertrieben, ich würde so auf max 56 schätzen (2* 16 Bit Zähler und ein bischen Steuerlogik). @Andreas, "und dann ist das Ding am Ende." Das nährt bei mir den Verdacht, daß VHDL wesentlich schlechter zu optimieren ist, als Abel und Konsorten. Ich habe z.B. einen Frequenzmesser programmiert. Der Zähler ist 20 Bit, die Zeitbasis ist 1..256ms wählbar und das Ganze ist ein I2C-Slave, d.h. der MC sendet I2C-Kommandos zum Start der Messung bzw. liest das Ergebnis aus, nachdem das Busy-Bit wieder 0 ist. Und das Ganze, jetzt halt Dich fest, sitzt in einem ATV2500 mit nur 48 Macrozellen !!! Peter

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18.03.2004, 13:47

@Peter: Hat nichts mit VHDL zu tun. Das ist erstens einmal ein Problem der Chips selbst, ein CPLD ist nun mal anders von der Struktur her als ein FPGA. Bei ersterem spielt sich fast alles in den Ausgangszellen ab, und das legt dem "Fitter" quasi Handschellen an. Schlimm sind in der Tat die Lattice. Baut man damit z.B. einen Zähler a´la "D-FF mit Inverter clockt nächstes" verbrät man pro Stufe 4 FFs, da die an einem gemeinsamen Clock hängen. Der 1032 hat 96 FFs, aber wenn´s um sowas geht werden da ganz schnell 96/4 draus - 24 Bit Counter und sonst nix, dann ist der dicht. Designed man das um in Abel, also so z.B. <center><table border=1><tr><td><img src="http://progshop.com/elektronik/diskussion/icons/attachment_icon.gif" align=left alt="application/octet-stream">Counter <a href="http://progshop.com/elektronik/diskussion/messages/10731/C_bcd_r-12154.unk" target="_blank">C_bcd_r.abl</a> (0.6 k)</td></tr></table></center> also auf die herkömmliche Variante, dass alle an gemeinsamem Clock hängen und per Verknüpfung ihrer Vorgänger zählen-dürfen-oder-nicht, dann geht das. Das Problem hat man bei einem FPGA nicht. Nur; das weiss Verilog nicht, respektive der Fitter sollte es wissen, nicht der Programmierer (will sogar mal sagen "Elektroniker", der eine Zählerkette braucht). Soweit dürfte der garnicht mit so viel so hart (an der Basis-Wissen) beaufschlagt werden. Da gibt es noch viel zu tun für die Programmierer der EDA-Software(s). Ist halt leider so... <img src="http://progshop.com/elektronik/diskussion/clipart/smile.gif" border=0> Ich warte ja auch mal drauf, ob und wie gut sich Pascal auf der 8052CPU macht... Deswegen hab ich das Projekt in Angriff genommen. Ein gebrauchter C64 vom Flohmarkt wäre ja auch gegangen - nun gut, dann in Basic; cést la vie - ich will´s halt wissen, ob, ob nicht, und wie gut usw.

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18.03.2004, 17:53

Kann mit den Atmels oder Coolrunner nicht passieren, da kann jede Macrozelle einen eigenen Takt haben. Ich bevorzuge aber Synchronzähler, ist ja bei Macrozellen mit T-Eingang auch nicht aufwendiger: QA.t = ^b1; QB.t = QA; QC.t = QA & QB; QD.t = QA & QB & QC; Die Atmels will ich aber für zukünftige Projekte nicht mehr einsetzen, da die nicht über JTAG programmierbar sind. Peter

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18.03.2004, 19:21

@Peter: Eben..., und Xilinxe lassen sich so langsam nicht mehr löten (1mm Pitch * 256Pins im Karree´ usw.) - ich weiss auch nicht wie das weitergeht, aber es geht weiter... da beisst die Maus keinen Faden ab, und solange die EDA-Spezies auf allem noch Kopierschutz draufhaben (Flex-LM z.B.) und die Chips schneller abkündigen als man sich einarbeiten kann usw. Echter Scheiss Job!!! <img src="http://progshop.com/elektronik/diskussion/clipart/smile.gif" border=0> - und die Debatten "um den" Cool-Runner so in den letzten 4 Jahren zu verfolgen war auch spassig hoch drei!!! Hab fast nicht mehr dran geglaubt, dass die den überhaupt bauen..

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19.03.2004, 12:01

"Hab fast nicht mehr dran geglaubt, dass die den überhaupt bauen." Ich kann nicht klagen, ich setze sie schon mehrere Jahre ein und hatte nie Lieferschwierigkeiten. Soweit ich die Story richtig kenne, hat Philips die Coolrunner an Xilinx abgegeben, aber nach ein paar Jahren hat die Fab nicht mehr weiter für Xilinx arbeiten wollen. Und da mußten sie die Technologie komplett für ihre Fabs ändern. Herausgekommen ist dabei, daß sie nur noch 3,3V können und daß auch weniger Produktterme drin sind, das ist alles. Das die 5V-Typen auslaufen, wurde aber langfristig angekündigt, so daß ich beim nächsten Projekt schon mal vorsorglich den 3,3V-Regler vorgesehen hatte. Und die weniger Produktterme hieß dann, daß ich den XC5064 durch den XCR3128 ersetzen mußte, der ja pinkompatibel ist. Nur bei einem Gerät mußten wir dann noch nachträglich den 3,3V-Regler ins Layout mit reinpappen. Seitdem nun Xilinx die 3,3V-Typen selber fertigt, läuft alles. Und es ist auch nichts zu hören, daß die nicht für Neuentwicklungen empfohlen sind. Selber löten kommt natürlich nicht in Frage bei TQFP-100 im 0,5mm Raster. Aber ich hab noch ein paar alte PZ5064 im PLCC-44 rumliegen zum spielen. Peter

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21.03.2004, 15:35

Um das mal aufzuklären:
Ohne die Mult. und Div. Schaltungen kriege ich die Sache mit knapp über 10 Makrozellen hin. Ihr habt recht, dass es wohl um einiges sinvoller ist die Rechenarbeit der CPU zu überlassen. Ich habe diesbezüglich mal ausgerechnet wieviel Rechenzeit das brauchen würde und es fällt nicht übermässig ins Gewicht; aber wie bereits gesagt: Das ist nicht die Hauptaufgabe des CPLD.
Den Core des Coolrunner kann man also nur mit 3.3V betreiben, die Ausgangstreiber aber doch sicher mit 4..6 Volt, oder?

Andreas, du hast ja kürzlich von der Verdrahtung eines BGAs gesprochen, wie macht ihr das??? 5 mil Leiterbahnen kann ich mittlerweile gut herstellen, aber so ein Teil bekomme ich nicht mal auf dem Bildschirm verdrahtet. Ein Wie-viel-Ebenen-Board mit was für Leiterbahn-"dicken" braucht man dafür? (Es interessiert mich nur theoretisch, ich habe nicht vor das nachzumachen)
Das mit dem Kopierschutz ist wirklich krass, vorallem bei Altera, sobald ich meine WLAN-Karte rausnehme läuft Quartus nur noch als Trail-Version und mittlerweile bin ich über die 30 Tage hinaus.

Gruss Henrik

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21.03.2004, 18:39

Wie kriegen wir das hin??? Also ein Layoutprogramm, mit dem ein Platinenhersteller etwas anfangen kann ist da schon ein Muss!. Eagle z.B. (aber da nicht eine Demo-Version mit 100Pins - die reichen nicht fürs IC... - "unlimited Pins; Eurokarte max; 4 Layer" das reicht. Und dann dicken Geldbeutel: Multilayer ist privat (fast) nicht machbar. Gibt wieder Haue aus der Schweiz, weiss ich, aber, (also es geht doch! Durchkontaktieranlage bauen, CNC Bohrmaschine, Presse, ..) - das geht nur ins Geld; da hört Hobby auf. Hartgesottene machen das auch noch auf Raster; zumindest ansatzweise mit viel Geduld und Spucke, aber dann ist echt Schluss mit Basteln. Ein EDA-Tool zu beherrschen bezeichne auch ich nicht mehr als "Basteln" Sei froh, dass es Dich nur "theoretisch" interessiert... wobei mich dann Deine "praktischen 5mil" allerdings wundern.

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21.03.2004, 19:49

"Den Core des Coolrunner kann man also nur mit 3.3V betreiben, die Ausgangstreiber aber doch sicher mit 4..6 Volt, oder?" Die Eingänge vertragen 5V, die Ausgänge liefern 3,3V, das reicht also dicke für alles TTL-kompatible (8051, SJA100, SRAMs, 75160 usw.) Sieht auf dem Scope schon lustig aus so eine "treestate"-Leitung (0V_3,3V_5V). Den TQFP100 habe ich auf 2 Signallayer (Protel), wobei ich zuerst die Platine gemacht habe und danach die Pins in den Gleichungen zugewiesen habe. BGA habe ich noch nicht verwendet, dazu waren meine Gleichungen noch zu klein, um so große CPLDs zu nehmen. Auch habe ich oft weit weniger als 50% Pinbelegung, d.h. ich würde zuerst nur die äußeren belegen. @Andreas, weißt Du, wie stark die Bestückungskosten steigen, wenn man statt TQFP einen BGA nimmt ? Peter

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21.03.2004, 20:42

@Andreas: Was meinst du wie mich das gewundert hat, als so ein 5 mil Platinchen zum ersten mal aus dem Ätzbad kam! Zuerst habe ich gedacht, das es so geworden ist, wie viele zuvor: Mit Auge HUI, mit Lupe PFUIH, mit Messgerät BÄÄH. Aber nein, es hatte alles hingehauen, wie Herr Bungard es gesagt hat. Und das mit recht einfachen Mitteln. Ihr findet ein Foto hier: http://www.mikrocontroller.net/attachment.php/72383/Cut2.jpg
(Leider ist es spiegelverkehrt, das passiert mir irgendwie immer mal)
Jetzt weiss ich warum die Profis für soetwas Reinräume eingerichtet haben. Ich glaube auch nicht, dass es gut ist eine solch dünne Bahn quer über ein Board zu verlegen, aber wenn man mal zwei Bahnen zwischen zwei SMD-Pads durchziehen muss, um ein doppelseitiges Layout zu verhindern, könnte es sich als nützlich erweisen. Es handelt sich um 35um-Bungard Material.

Gruss Henrik

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22.03.2004, 10:08

Na aber Hallo; dann kann´s ja losgehen. Klar ist Staub ein arger Feind; in der Modellbau-Balsa-Schleif-Werkstatt kommt halt das Platinenmachen nicht so gut... Aber: Gratulation!!! <img src="http://progshop.com/elektronik/diskussion/clipart/smile.gif" border=0>