4094 kaskadieren

[Carsten H]

Hallo,

ich möchte 2 Schieberegister 4094 kaskadieren, dazu eine Frage:
Es gibt die Ausgänge Qs und Q's.
Q's ist um einen halben Takt verzögert gegen Qs.
Lt. Datenblatt soll Qs bei schnellen Clocks (Anstiegszeit) und Q's bei langsamen Clocks verwendet werden.

Kann mir das jemand erklären? Warum ist das so?

Gruß
Carsten

[Anatec]

@Carsten,
wenn du dir das Datenblatt mal genauer anschaust, kommst du fast von selber drauf. Der Qs2 wird intern vom Qs1 angesteuert. Der Qs1 reagiert auf die LH Flanke und setzt seinen Ausgang dann folgt mit der HL Flanke des Taktes der Qs2. Diese Verzögerung ist wichtig beim Kaskadieren. Gäbe es die Verzögerung nicht, tritt in kaskadierten Chips der Zustand ein, das das letzte Gatter des ersten Chip's gleichzeitig mit dem ersten Gatter des folgenden Chips schaltet. Damit ginge jeder 8 Bit verloren, da ja das vorherige Gatter erst zuverlässig gesetzt sein muß ehe der Takt auftaucht.

Gruß Gerd H

[Carsten H]

Danke Gerd,

aber, ich sach mal ... nee.
Beide Schieberegister werden gleich getaktet.
Am Eingang des internen D-FFs liegt immer der Zustand des vorherigen FFs.
Der Übertrag mit Qs ist da keine Ausnahme:
Am Data-Eingang des 2. Chips (=Eingang des 1. internen FFs) liegt immer (via Qs) der Ausgang des achten FFs des ersten Chips.
Oder nicht?

Gruß
Carsten

[Peter Dannegger]

Wenn der Takt sehr verschliffen ist, kann durch Exemplarstreungen der 1. IC zuerst schieben, ehe der 2. die Daten übernimmt, daher die Verzögerung auf die andere Flanke.

Ist der Takt aber schön rechteckförmig, dann ist die zusätzliche Verzögerung nicht notwendig bzw. kann sogar stören, wenn man mit der Taktfrequenz den Maximalwert erreichen will.


Peter

[Anatec]

@Carsten
der 4094 ist intern ein Zwitter, asynchron > synchron. Er liest mit einer Flanke, hängt allerdings am Takt. Das macht ihn in großen Systemen lauffähig, bringt andererseit Speed. Wie Peter schreibt, die Datenflanken dürfen nicht prellen. Aus dem Datenblatt geht hervor, das der Dateneingang eine halbe "min" Taktperiode vor dem Setzen ruhig stehen muß. Der Ausgang Qs1 setzt mit dem Takt, das wäre einige ns zu spät, wenn ein folgender Chip mit dem gleichen Takt arbeitet.

73 Gerd H

[Carsten H]

Danke euch beiden.

@Peter: Das leuchtet mir ein. Wenn der 2. später als der 1. schiebt, bekommt der 2. schon den neuen Zustand vom letzten FF des 1. an den Eingang. Und verarbeitet diesen dann auch.
Wenn die Schaltschwellen der beide ICs etwas auseinanderliegen macht sich das ja bei langsamen Flanken als zeitl. Verzögerung bemerkbar.
Meine Flanke dauert 10µs, also eher langsam. Ich sollte Q's nehmen.

@Gerd: Tut mir echt leid, aber so richtig kann ich nicht folgen. Alle FFs haben den gleichen synchronen Takt. In beiden ICs. Das Eingangssignal eines FFs liegt immer schon 1 Taktperiode lang an, bis die nächste Taktflanke kommt. Das gilt auch für den Übertrag bzw. Eingang vom 1. FF des 2. Ics. Die Setup- und Hold-Zeiten werden hier nicht verletzt.
Also: Selbst am 1. FF des 2. ICs liegt der bei der nächsten Taktflanke zu übernehmende Zustand schon eine ganze Taktperiode lang an (oder bei der Verwendung von Q's nur eine halbe).

Wie auch immer, ich habs verstanden und danke euch!

Gruß
Carsten